Valmistatud LCD vedelkristall ekraan paneeli kasutatakse laialdaselt Sõjatehnika. See disain võtab vastu Spartan-3E FPGA nagu riistvara. 2 &TImes; 16 märgi LCD sisaldab Sitronix ST7066U graafika kontrolleril realiseerida märk või Hiina Mark LCD ekraan. Täisekraan, avatud mobiilne ekraan ja ühest märgist kuvada ekraanil. Kõik funktsioonid rakendatakse VHDL keeles LCD ekraan nõuetele ja saavutada erinevaid kuva mõju.
Tänu oma väike suurus, kerge kaal ja madal energiatarve, LCD vedelkristall on mitmeid rakendusi. Näiteks nagu näidata paneelid lennukid, tankid ja laevad, vähendada ruumi oli algne CRT ekraan, seadme kaalu vähendada ja liikuvuse tõsta.
See disain kasutab iseloomu LCD manustatud Si.tronix ST7066U graafika kontroller Spartan-3E arengu pardal, millega on rakendatud: (1) üks märk kuvada seisukoht ja kogu ekraani ja täisekraani kuvaril, märki; (2) kohandatud märke (märgid) ja üksikute märkide kuvamine täisekraanil liikumine kuvamine. Nende seas graafika kontroller [1] vastutab vastuvõttev kontrolli käske ja andmeid ja saates selle LCD-ekraan.
1 Sitronix ST7066U graafika kontroller
Vastutaval töötlejal on kolm sisemine salvestusruum, DD RAM, CGROM ja CG RAM, mis tuleb väärtustada andmeedastuseks.
(1) PP RAM (Kuva andmed RAM)
Märgi kood salvestatakse. Füüsiliselt, DD RAM on kokku 80 iseloomu kohta, iga rida on 40 tähemärki, kuid ainult 16 kuvamiseks ja ülejäänud 24 ei kuvata. Enne lugemine või kirjutamine, aadress loendur peaks lähtestada. Aadress counter säilib pidev või automaatselt incremented või kahandatud 1 pärast lugemine või kirjutamine.
(2) CG ROM (märgi generaator ROM)
Fondi bitmap, mis sisaldab iga määratud märgi.
(3) CG RAM (märgi generaator RAM)
Sisaldab 8-bitine kohandatud märk rasterpildid. Iga kohandatud laadi bit koosneb 5 punkti 8-bitine rasterpildid. Konkreetne kasutus on sama DD RAM.
1.1 signaalid FPGA
LCD ja FPGA signaalid [2] on: (1) luba signaali LCD_E; (2) registreerimiseks valige signaali LCD_RS; (3) lugemine/kirjutamine kontrolli signaali LCD_RW; (4) nelja LCD andmeliinide ja StrataFlash andmete rida SF_D korduvkasutamine 11:8.
1.2 ajastus analüüs
Andmed väärtus SF_D 11:8, LCD_RS, LCD_RW tuleb kehtestada stabiilne vähemalt 40 ns LCD_E enne läheb suureks ja LCD_E jätkuvalt kõrge vähemalt 230 ns. Paljudes rakendustes, LCD_RW on alati väike, kuna andmed on tavaliselt ei loe ekraanilt.
Joonisel 1 näidatud andmed edastatakse 8-bitine vormingus ja kõrge 4 bitti ja madala 4 bitti. Esimene suur 4 bitti ja seejärel madal 4 bitti on intervall on vähemalt 1us. 8-bitine kirjutamistoiming on minimaalne intervall 40 USA enne järgmise teatise ja viivituse peab suurendama 1.64 MS pärast vaba valdamine.
FPGA-ga LCD LCD disain
Joonis 1 märk LCD liides ajastus diagramm
2 andmete kuvamine disain
2.1 skeem
Joonisel 2 näidatud andmete vaatamiseks sisaldab Toide sees lähtestamine, konfiguratsiooni ekraani, kirjutage andmed ekraani ja esialgne aadress tuleks esitada enne andmete kirjutamise.
FPGA-ga LCD LCD disain
Joonis 2 LCD ekraani skeem
Arengu pardal crystal on 50 MHz.
